Cadence推出业界首款12.8Gbps HBM4 IP子系统，为AI和HPC SoC提供全面集成

Cadence（铿腾电子）推出12.8Gbps HBM4 IP，重新定义AI时代的内存性能：技术和战略的转折点

在需求旺盛且复杂的市场中，Cadence的全栈HBM4发布，树立了性能、效率和合规性的新标杆

美国加利福尼亚州圣何塞—2025年4月17日—Cadence Design Systems（铿腾电子）推出了迄今为止速度最快的高带宽内存IP子系统，速率高达每针脚12.8Gbps，超越了目前市面上任何HBM4 DRAM的速度，这在全球半导体和AI加速市场中引起了轰动。这不仅仅是一个技术里程碑，更是在计算增长、散热预算、出口管制和大型云服务商迫切需求等多重压力下的内存领域占据了战略制高点。

Cadence与JEDEC的JESD270-4标准批准同步发布，成为首家提供符合JEDEC标准的HBM4解决方案的IP供应商，该解决方案包含强化的PHY（物理层接口）、软RTL控制器以及经过实验室验证的完整子系统栈——所有这些都已集成完毕，并可在台积电N3和N2工艺节点上进行生产部署。

“12.8Gbps不仅仅是一个数字，它是应对未知情况的余量”

Cadence的新IP不仅仅超越了JEDEC的基准，而且还翻了一番，超过了当前HBM4 DRAM速度的60%，并为将在人工智能领域竞争的SoC（片上系统）提供了面向未来的保障，因为这些领域越来越多地受到不可预测的DRAM发展和不断飙升的工作负载强度的影响。

一位行业顾问指出：“每个SoC设计师都知道，DRAM在系统中的实际速度很少能达到其标称速度。Cadence的12.8Gbps PHY提供了工程设计的余量，而不仅仅是吹嘘的资本。它可以缓解时序收敛问题，实现灵活的分级，并为OEM提供更多调整系统性能的手段，以应对实际的约束。”

即使是像SK海力士、三星和美光这样的行业领导者，他们最新的HBM3E设备的速度在8-10.4Gbps之间，也尚未交付与之匹配的DRAM。因此，Cadence的HBM4 IP的运行速度领先于行业发展——这是经过精心设计的。

一个子系统，而非孤立的IP：为什么集成才是真正的创新

Cadence的价值主张不仅仅是速度。端到端的子系统产品使其与传统的点IP发布区分开来。它包括：

用于台积电N3/N2工艺的强化PHY宏
软RTL控制器
中介层参考设计
在全功能12.8Gbps测试芯片上进行验证
用于芯片启动的LabStation™软件
验证IP——包括DFI VIP、HBM4内存模型和系统级分析器

这种全栈方法降低了集成风险，加快了上市时间，并为SoC团队提供了一个经过预验证、生产验证的内存子系统——在产品周期缩短和芯片成本上升的情况下，这是一个极具吸引力的方案。

一家顶级云AI ASIC公司的IP经理表示：“HBM不是一个即插即用的接口，它很脆弱，由中介层驱动，热密度很高。任何在一个软件包中提供中介层布局、PHY时序收敛、BIST覆盖和控制器调优的公司——这才是真正的赋能，而不仅仅是IP许可。”

在能源紧缺的世界中提高效率：功耗和面积的优势至关重要

仅仅提高带宽并不能解决AI数据中心的问题。Cadence的HBM4 IP声称其每比特功耗效率提高了20%，面积效率提高了50%，优于其自身的HBM3E产品。这些指标在当今的大型云服务环境中至关重要，因为每比特功耗而不仅仅是总吞吐量，正日益决定着平台的可行性。

对于管理兆瓦级集群的运营商来说，这转化为直接的TCO（总拥有成本）优势——在散热范围内实现更高的性能，每个地板砖上安装更多的机架，并改善散热经济性。

一位大型云服务系统架构师表示：“这些优势不是工程上的奢侈品，它们现在是董事会级别的指标。”

把握时机：为什么HBM4的发布不仅及时，而且至关重要

Cadence于4月17日发布的公告与JEDEC正式发布JESD270-4标准的时间完全一致，这使该公司成为首家提供完全符合标准的IP解决方案的供应商。JEDEC的基准是6.4Gbps；而Cadence的产品将其提高了一倍。

通过突破1.6TB/s的总带宽阈值，Cadence还将其IP直接置于美国出口管制要求的范围之内，该要求现在适用于DRAM带宽超过1.4TB/s的芯片。这项于本月早些时候颁布的法规给内存子系统带来了地缘政治的复杂性——并将像Cadence这样的国内IP供应商定位为替代离岸集成风险的战略选择。